Additionneurs et multiplicateurs employant des portes logiques a entrees discretes et ponderees et leur utilisation pour l'execution d'operations en logique combinatoire

Adder and multiplier circuits employing logic gates having discrete, weighted inputs and methods of performing combinatorial operations therewith

Abstract

L'invention concerne un circuit et un procédé de déduction d'un bit de sortie d'additionneur à partir de bits d'entrée d'additionneur. Elle fait intervenir d'une part un multiplicateur et un procédé de multiplication, d'autre part un microprocesseur et enfin un processeur de signaux numériques (DSP) utilisant ce multiplicateur ou ce procédé. L'invention porte également sur un procédé de sélection des poids et des seuils pour les portes logiques. Selon un mode de réalisation, le circuit comprend notamment: (1) première, deuxième et troisième porte logique générant des bits intermédiaires sur la base de comparaisons de seuil de concaténations de certains des bits d'entrée d'additionneur et (2) une logique combinatoire générant le bit de sortie d'additionneur à partir des bits intermédiaires. Selon un autre mode de réalisation, le multiplicateur comprend un sommateur comportant au moins deux entrées avec des poids correspondants. Les entrées correspondent aux bits d'un multiplicande, les poids sont basés sur un multiplicateur, la somme générant une somme pondérée du multiplicande qui représente une multiplication multiplicande-multiplicateur est proportionnelle à la somme pondérée.
A circuit and method for deriving an adder output bit from adder input bits, a multiplier circuit, a method of multiplying, a microprocessor and digital signal processor (DSP) employing the circuit or the method and a method of selecting weights and thresholds for logic gates. In one embodiment, the circuit includes: (1) first, second and third logic gates that generate intermediate bits based on threshold comparisons of concatenations of ones of the adder input bits and (2) combinatorial logic that generates the adder output bit from the intermediate bits. In one embodiment, the multiplier includes a summer having at least two inputs with corresponding weights, the inputs corresponding to bits of a multiplicand, the weights based on a multiplier, the summer generating a weighted sum of the multiplicand that represents a multiplication of the multiplicand and the multiplier that is a function of the weighted sum.

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Patent Citations (5)

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